14 مايو، 2026

الشهر: مايو 2026

RTL,Register Transfer Level,直译为 寄存器转换级,顾名思义,也就是在这个级别下,要描述各级寄存器(时序逻辑 中的寄存器),以及寄存器之间的信号的是如何转换的(时序逻辑中的组合逻辑)。 通俗来讲,RTL代码不是在“写代码”,是在画电路结构。RTL代码需要“画”出输入输出端口,各级寄存 ...
阅读过包括 PICORV32,Vortexgpgpu,香山, github总线 开源项目verilog-axi还有教研室诸多项目的RTL,感触就是: 看风格,像玄铁和NVDLA这种网表一样的代码不要看,只看类人写的 (哈哈 看文档,没有文档的RTL不要看 看流水线控制信号。把握住流水线的控制信号,以及数据通路在哪一级发生传播 看状态机 把 ...